eSi-Floating Point浮点处理系列
eSi-Floating-Point浮点处理IP系列支持基于IEEE 754-2008浮点数标准的半精度（16位）, 单精度（32位）和双精度（64位）浮点运算。 我们提供的浮点处理IP支持以下的浮点运算功能：
- 加减法
- 乘法
- 除法
- 平方根
- 乘积累加
- 整型到浮点类型转换
- 浮点类型到整型转换
浮点核还支持：
- 向最近的偶数舍入
- 无穷数
- 浮点异常值（NaN）- 支持quiet和signalling两种类型
- 非规格化浮点数
- 对无效结果，除零，上溢，下溢以及非精确异常提供状态标记。
浮点核采用了流水线设计，单核每一个时钟周期可以产生一个浮点结果。 你同时可以控制流水线的级数，在核心频率和迟延之间做出折衷。
所有的浮点核都可以采用Verilog HDL的形式发布给你。 核心的实现非常的干净和独立，很容易被整合进你的ASIC或FPGA设计之中。同时，核心的设计还考虑了DFT。
